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A06B-0268-B705
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A06B-6079-H105
A06B-6079-H103
A06B-6079-H104
A06B-6079-H106
盡管各種CPU的性能指標和結構細節不同，但所要完成的基本功能相同，從整體上可分為八個基本的部件：時鐘發生器、指令寄存器、累加器、RISCCPU算術邏輯運算單元、數據控制器、狀態控制器、程序控制器、程序計數器、地址多路器。狀態控制器負責控制每一個部件之間的相互操作關系，具體的結構和邏輯關系如圖1所示。
時鐘發生器利用外部時鐘信號，經過分頻生成一系列時鐘信號給CPU中的各個部件使用。為了保證分頻后信號的跳變性能，在設計中采用了同步狀態機的方法。
指令寄存器在觸發時鐘clk1的正跳變觸發下，將數據總線送來的指令存入寄存器中。數據總線分時復用傳遞數據和指令，由狀態控制器的load_ir信號負責判別。load_ir信號通過使能信號ena口線輸入到指令寄存器。復位后，指令寄存器被清為零。每條指令為兩個字節16位，高3位是操作碼，低13位是地址線。CPU的地址總線為是13位，位尋址空間為8K字節。本設計的數據總線是8位，每條指令取兩次，每次由變量state控制。
累加器用于存放當前的運算結果，是雙目運算中的一個數據來源。復位后，累加器的值為零。當累加器通過使能信號ena口線收到來自CPU狀態控制器load_acc信號后，在clk1時鐘正跳沿時就接收來自數據總線的數據。
算術邏輯運算單元根據輸入的不同的操作碼分別實現相應的加、與、異或、跳轉等基本運算。
數據控制器其作用是控制累加器的數據輸出，由于數據總線是各種操作傳送數據的公共通道，分時復用，有時傳輸指令，有時要傳送數據。其余時候，數據總線應呈高阻態，以允許其他部件使用。所以，任何部件向總線上輸出數據時，都需要一個控制信號的，而此控制信號的啟、停則由CPU狀態控制器輸出的各信號控制決定。控制信號datactl_ena決定何時輸出累加器中的數據。
地址多路器用于輸出的地址是PC（程序計數器）地址還是數據/端口地址。每個指令周期的前4個時鐘周期用于從ROM中讀取指令，輸出的應是PC地址，后4個時鐘周期用于對RAM或端口的讀寫，該地址由指令給出，地址的選擇輸出信號由時鐘信號的8分頻信號fecth提供。
程序計數器用于提供指令地址，以便讀取指令，指令按地址順序存放在存儲器中，有兩種途徑可形成指令地址，一是順序執行程序的情況，二是執行JMP指令后，獲得新的指令地址。